Error 10119 verilog

I am completely new to verilog and I have to know quite a bit of it fairly soon for a course I am taking in university. So I am play around with my altera DE2 board and quartis2 and learning the ins and outs.

I am trying to make a counter which is turned on and off by a switch.
So far the counter counts and resets based on a key press.

This is my error:

   Error (10119): Verilog HDL Loop Statement error at my_first_counter_enable.v(19): loop with non-constant loop condition must terminate within 250 iterations

I understand I am being asked to provide a loop variable, but even doing so I get an error.
This is my code:

module my_first_counter_enable(SW,CLOCK_50,LEDR,KEY);

    input CLOCK_50;
    input [17:0] SW;
    input KEY;

   output [17:0] LEDR;

   reg [32:0] count;
   wire reset_n;
   wire enable;

   assign reset_n = KEY;
   assign enable = SW[0];
   assign LEDR = count[27:24];


   always@ (posedge CLOCK_50 or negedge reset_n) begin
       while(enable) begin
           if(!reset_n)
               count = 0;
           else
               count = count + 1;
       end
    end

endmodule

I hope someone can point out my error in my loop and allow me to continue.

Thank you!

   always@ (posedge CLOCK_50 or negedge reset_n) begin
           if(!reset_n)
               count <= 0;
           else if (enable)
               count <= count + 1;
    end

0

integer x;
initial begin
  x = 0;
  while (x<1000) begin
    data_in = 2**x ; //or stimulus read from file etc ...
    x=x+1;
  end
end

integer x;
initial begin
  for (x=0; x<1000; x=x+1) begin
    data_in = 2**x ; //or stimulus read from file etc ...
  end
end

initial begin
  repeat(1000) begin
    data_in = 'z; //stimulus read from file etc (no loop variable)...
  end
end

always@ (posedge CLOCK_50 or negedge reset_n) begin
  if(!reset_n) begin
    count <= 'b0;
  end
  else if (enable) begin
    count <= count + 1;
  end
end

0

3

Добрый день коты. Выписал из книги строчку генератора. на непрерывном цикле forever. А компилятор чего то матерится.

Код:

module gen (output reg aa)
 initial forever begin aa=0; #50; aa=1; #50; end
endmodule


Error (10170): Verilog HDL syntax error at gen.v(2) near text «initial»; expecting «;»

где я точку с запятой не воткнул?

Ну вот, скопировал от того сайта строчку, и получил по лещам.

Код:

  module forever_example (output reg clk);

        initial begin
      #1  clk = 0;
     forever begin
        #5  clk =  ! clk;
     end
  end

    initial begin
    $monitor ("Time = %d  clk = %b",$time, clk);
     #100  $finish;
  end

  endmodule

Error (10119): Verilog HDL Loop Statement error at gen.v(6): loop with non-constant loop condition must terminate within 250 iterations

Вот такая ошибка на цикл repeat: Error: Can’t synthesize current design — design does not contain any logic

Вот так компилируется:

Почему forever не катит, не знаю. Надо спецов спрашивать, а я тестбенчи ни разу не использовал и не писАл.

Да ладно с ним, написал счетчик делитель от гена на 48 мгц, и помигал светодиодами. правда это заняло 78 вентилей.

С выше приведенного сайта переписал удачно семпл Verilog UART Model А что с этим делать? там столько лишних пинов, клоков…
Счас расмариваю код, стока непонятного.

А что здесь символы #5 означают? (Сам не разбирался с этим.)

Код:

#5  clk =  ! clk;

Учтите, что у верилога есть синтезируемая часть и не синтезируемая (для тестов и отладки). Соответственно, не все директивы можно использовать для описания начинки ПЛИС.

Если не ошибаюсь, то процедурные действия должны для некоторых циклов укладываться в один такт. Если это не выполняется, то — ошибка синтеза. Хотя, могу ошибаться, не уверен.

для тестов и отладки

Все правильно, потому я и написал про тестбенч.
То есть clk-виртуальный сигнал,а не реальный генератор внутри ПЛИС (как ,наверное считал Автор).
#5 значит, например 5nS, если в начале модуля задан масштаб времени/точность: `timescale 1ns / 1ps.
Т.е. в данном примере- инвертировать clk каждые 5nS.
Насчет UARTa,вот http://www.fpga4fun.com/SerialInterface.html попроще и понятно, как его применить.

Доброй ночи. Введу кратко в курс дела: Делаю ремейк «народного цапа v2. «
Теперь на борту есть два генератора 24.576 мгц и 22.5792 мгц. Плис умеет определять частотную сетку по пину L/R и отключает невостребованный генератор. Но вот незадача, если в квартусе обьеденить оба пина и подать как один пин_клок далее по схеме, то ругает меня по чем свет ночью стоит.

Написал на верилоге разделитель, так можно делать??? (ну дублировать одно и тоже, только с другой точки зрения)

Код:

module clock_spliter(

input in_24576,  // вход частоты от первого генератора,
input in_225792,  // вход частоты от второго генератора,
 input en_24576,  // включен - выключен первый генератор,
 input en_225792,  // включен - выключен второй генератор,

  output wire clock
 );

  assign clock = (en_24576 == 1)? in_24576 : in_225792;
 assign clock = (en_225792 == 1)? in_225792 : in_24576;

   endmodule

Люди, как прошить FPGA альтеру?
1- Вот написал простенький проект на верилоге светодиодами помигать. указал какие пины что делаают, откомпилировал.
2- как и с CPLD подключил плату по жтаг, залил прошивку…. не работает. В момент прошивки загорается лампочка что идет запись, пишет что 100% залито, а не мигает ни чего.
2а — вычитал что перед прошивкой надо нажать nConfig, это обнулит прошивку и переведет кристалл в режим прошивания. неработает.

3- решил прошить SPI_FLASH микра 25P28V6P (в мануале она описана как M25P128) Ее нет в настройках квартуса, там только EPCS*** EPCQ*** и ничего не подходит.

Не подскажите, где я видел статью в картинках пошаговая инструкция как подготовить и залить прошивку в постоянную память для FPGA альтеру, с описанием всех этих тонкостей.

Последний раз редактировалось WolfTheGrey Пт сен 26, 2014 07:11:05, всего редактировалось 1 раз.

ПЛИС EP4CE40F23I7
Если по Jtag заливать прошивку, то после успешной прошивки лампочка программирования гаснет. А тестовые светодиоды не мигают. Ведь в демопрошивке (которая залита во флеш память) светодиоды то дрыгаются как китайская елочная гирлянда.
Может набыдлокодил чего то не того?

Но ведь компилятор не ругается?! должно же работать.

У меня компилятор выдал более 100 предупреждений! В симуляторе код тоже не работает.
Подправил немного – должно работать.

Тоже ошибок стало всего 13, а не 370. Всего добавил одно слово: always@(posedge clock)

Закончил скачивать семплы на доску, но чето проект на светодиодах не открывается. Не открываются страницы с проектом, а некоторые проекты совсем не открываются. Максимум что могу, загрузить по жтаг прошивку в ФПГА.

Все извилины утром напряг, чтоб ввести в проект кнопку reset. Получается что все кнопки надо дублировать регистрами?

так не бро:

Надо в отдельном алвайс блоке присвоить переменной REG RES значение кнопки RESET

Регистр res, похоже не нужен.
Компилятор его вообще игнорирует!

Вложения

main_cr.jpg

(149.81 KiB) Скачиваний: 640

Не подскажите, что за нелепый наезд со стороны компилятора? Вроде какбы подправляет масиврегиистров, по сути сумма масива неизменяется: Warning (10230): Verilog HDL assignment warning at timer.v(65): truncated value with size 32 to match size of target (8)

Вот еще, нелепая поправка кода: Warning (10230):
Verilog HDL assignment warning at timer.v(122): truncated value with size 10 to match size of target (9)
Verilog HDL assignment warning at timer.v(123): truncated value with size 10 to match size of target (9)
Verilog HDL assignment warning at timer.v(124): truncated value with size 10 to match size of target (9)
Verilog HDL assignment warning at timer.v(125): truncated value with size 10 to match size of target (9)

Это стандартные предупреждения о несоответствии размеров регистров. Вполне можно игнорировать. На всякий случай проверьте объявление для encoder_binaru.

Максимум что могу, загрузить по жтаг прошивку в ФПГА.

Квартус сильно не любит русских букв в путях. Переместите проект в каталог с латинским именем.

MisterDi писал(а):Квартус сильно не любит русских букв в путях. Переместите проект в каталог с латинским именем.

D:alteraPROJEKTep4ce40 Скореее в настройках что то не то.

Опять какая то непонятная ошибка.
Error (10028): Can’t resolve multiple constant drivers for net «LCD_massiv_count[6]» at timer.v(140)
Error (10028): Can’t resolve multiple constant drivers for net «LCD_massiv_count[5]» at timer.v(140)
Error (10028): Can’t resolve multiple constant drivers for net «LCD_massiv_count[4]» at timer.v(140)
Error (10028): Can’t resolve multiple constant drivers for net «LCD_massiv_count[3]» at timer.v(140)
Error (10028): Can’t resolve multiple constant drivers for net «LCD_massiv_count[2]» at timer.v(140)
Error (10028): Can’t resolve multiple constant drivers for net «LCD_massiv_count[1]» at timer.v(140)
Error (10028): Can’t resolve multiple constant drivers for net «LCD_massiv_count[0]» at timer.v(140)

Драйвер 8 знакового LCD дисплея TIC8148 Там три контакта:
LCD_load, — можно просто поставить 1, это чтоб символы отображались, не блолее.
LCD_dclk, — тактовая частота.
LCD_din — информация.

Вот по отдельности оба алвайс блока работающих на разных частотах компилируются спокойно.

Вы по фронту тактовой присваиваете LCD_dclk 1, а по спаду 0

Ну, с этим ладно, чего придумаю.Хотя непонятно в чем кофликт, если оба блока тактируются от одного сигнала.
А вот как быть с спусковым крючком LCD_massiv_count <= 0; в одном алвайс блоке, чтоб заработал другой блок. По сути конфликта (внутри кристального короткого замыкания) не должно быть. Как же тогда пишутся сложнейшие схемы?, есть же способ как легально обойти этот запрет.

Написать новый модуль, куда передать нужные параметры, и запустить его из первого алвайс блока?

Не подскажете, что за харек: (выписал из книги, а компилироваться ни в какую не хочет)
task pot(x,y);
input x; output y;
endtask

Попробуйте применить машину состояний (сделайте через case).
И что Вам мешает написать так?

Код:

// LCD_driver
     initial LCD_load = 1;
     always @(posedge clk_1k)    //такт одна микросекунда
        begin
          if(LCD_massiv_count == 72)
            begin
               LCD_din  <= LCD_massiv[LCD_massiv_count];
               LCD_massiv_count <= LCD_massiv_count + 1;
               LCD_dclk <= 1;               
            end else LCD_dclk <= 0;   
        end


По идее должно работать. Сам недавно начал изучать ПЛИСки

И что Вам мешает написать так?

Потому что алвайс блок LCD_driver должен заработать по команде от алвайс блока где все эти числа собираются.
Вот интересно
always 1
LCD_massiv <= данные;
LCD_massiv_count <=0;

always 2
if(LCD_massiv_count <= 72) так делать нельзя, конфликт блоков,
а вот LCD_massiv, пришедшая с того же блока работает на ура.